クロストークとは何か：エレクトロニクスにおける電磁界の課題とトレンド

干渉を引き起こすEM信号はアグレッサーと呼ばれ、クロストークの影響を受けるEM信号はビクティムと呼ばれます。

クロストークには2つのメカニズムがあります。

1. 電界による容量性クロストーク
2. 磁界による誘導性クロストーク

クロストークを無視してシステムオンチップ（SoC）アーキテクチャを開発するエンジニアは、大きなリスクを負っています。クロストークは、電子機器の設計エラーを引き起こし、市場投入の遅れやコスト超過につながる可能性があります。

EMクロストークを特定するための課題

EMクロストークはより困難です。まず、問題の症状は、タイミング不良のように1つの指標では現れません。その代わり、クロストークは、設計ごとに異なる重要な性能基準の劣化として現れることが多いのです。したがって、問題をクロストークとして特定することが最初の課題となります。

さらに複雑なことに、クロストークは通常、デジタル、アナログ、およびRF（Radio Frequency）ブロック間の不要なカップリングを伴います。どちらかがアグレッサーになることもあれば、ビクティムになることもあります。

EMクロストークは、設計ごとに異なる方法で特定、デバッグ、解決する必要があります。従来の解決策は、問題を引き起こす動作モードを防ぐためのアーキテクチャやソフトウェアの工夫でした。しかし、設計の複雑化、高速化に伴い、経済的にも技術的にも無理が生じてきています。

EMクロストークのモデル化への挑戦

これらの構造の多くは、物理的に複雑なレイアウトをしており、抵抗、キャパシタンス、インダクタンス、結合容量、相互インダクタンスをシミュレーションするためには、大きなメッシュが必要です。

クロストークモデルのサイズを増大させる2つ目のモデリング要因は、エンジニアが設計内の小さな境界ボックスに焦点を限定してEMクロストークを解析できないことです。電気的な容量結合を評価する場合は、近隣のビクティムの信号を解析することが有効です。しかし、磁界は大きなループに沿って移動したり、ビクティム信号のすぐ近くでなくても形成されたり、チップのレイアウト全体を取り囲んだりします。

さらに、EMクロストークツールで生成されるモデルのサイズを制限することは困難です。なぜなら、クロストーク問題の原因となるすべてのネットと、回路の性能に影響を与える可能性のあるすべてのネットと構造を含める必要があるからです。

開発の下流で役に立つためには、クロストークモデルが必要です。

1. Simulation Program with Integrated Circuit Emphasis（SPICE）で素早く計算できる
2. SPICE環境での様々な非線形やノイズのシミュレーションを行うことができる
3. ブロックやシリコンダイの境界を越えてデータベースに存在する

この3つの要件は、クロストークモデルの典型的なサイズと複雑さを考えると、満たすのは難しいと言えます。

SoCにおけるEMクロストーク解析の必要性の高まり

電子システムの高帯域化と小型化が求められているため、EMクロストークはエンジニアにとって大きな関心事です。そのため、高速回路と高帯域チャネルが近接しています。

電子機器の小型化に伴い、クロストークが大きな問題となります。

さらに、内部クロック周波数の継続的な上昇（5～10GHz）とデータレートの上昇（10Gbps以上）もクロストーク問題の発生を促進しています。

つまり、高速かつ小型の電子機器はクロストークを発生させ、消費者の要求は寄生インダクタンスや誘導結合を無視できないほどのSoCトレンドを生み出しています。

クロストークが発生しやすいSoCアーキテクチャ

しかし、オンチップのクロック周波数を25GHzにしようとすると、マイクロ波に相当する3次高調波をいかに安全にモデル化するかが課題となります。

EMクロストークは、信号の大きさ、またはノイズレベルに影響を与えます。したがって、クロストークの影響は、SoCアプリケーションの低消費電力化に伴う信号電圧レベルの低下とノイズに対する感度の増加によって、さらに悪化します。

イーサネット、ファイバーチャネル、PCI（Peripheral Component Interconnect）もクロストークの原因になり得ます。高速データ転送を実現するため、これらのバスでは複数のシリアルレーンを並列に動作させています。例えば、100Gbpsのイーサネットでは、それぞれが10Gbpsで動作するチャンネルを10個使用することができます。このように多くの高速シリアルレーンが1つのシステムに存在する場合、すべてのレーンが加害者にも被害者にもなりうる、まさにクロストークの悪夢です。

その他、EMクロストークの可能性を高めるアーキテクチャ的な傾向として、以下のようなものがあります。

• 高速アナログブロックを1つのSoCで実現
  • 例：PLL（Phase Locked Loop）やVCO（Voltage Controlled Oscillator）
• 同一チップ上に複数の高速クロックネットワークを搭載
  • クロックは必ずしも高い周波数で動作する必要はなく、10GHzで動作するビクティムクロックが2GHzで動作するアグレッサークロックの影響を受けることもあります。
• 高速デジタルブロックに隣接するRFまたは高速アナログブロック
  • 共用のグランドネットやシリコン基板をグランドとしてタップすることはできません。
  • シリコン基板は、ブロック間のノイズ伝播の重要なチャネルとなっています。
• ファウンドリが挿入するシールリングとスクライブライン
• 小さなS/Nマージンでの低電力設計
• クロストークグリッチによって設定される可能性のある高感度なコントロール/リセット信号
• ファンアウト方式のウエハレベルパッケージング技術
  • 複数のダイが近接していると、EMのクロストークが発生する可能性が高くなります。
    

すべてのEDAツールがクロストークをモデル化できるわけではありません。

高度な技術とSoCアーキテクチャの出現により、電磁クロストークを無視することはリスクを伴います。

Ansys Pharos を使用してクロストークを特定し、緩和する方法をご紹介します 。

クロストークの詳細については、ウェビナーの録画をご覧ください：De-Risking High-Speed Serial Links from On-Chip Electromagnetic Crosstalk and Power Distribution Issues.