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October 10, 2019
什麼是串擾：電子產品中的電磁挑戰和趨勢
什麼是串擾？
工程師再也不能忽視電磁串擾了。他們必須了解電磁串擾是什麼、如何加以找出，以及如何加以糾正。
電磁 (EM) 串擾是電磁訊號影響其他電子訊號所造成的干擾。工程師也可能會將這種現象稱為耦合或雜訊。
工程師再也不能忽視電磁串擾了。他們必須了解電磁串擾是什麼、如何找出，以及如何加以糾正。
造成干擾的電磁訊號稱為入侵訊號，受串擾影響的電磁訊號則稱為受害訊號。
串擾會透過兩種機引發：
- 電場引起的電容串擾
- 磁場引起的電感串擾
工程師在開發單晶片系統 (SoC) 架構時如果忽略串擾就是在冒險。串擾會讓電子產品的設計出錯，從而延後產品的上市時間，並發生成本超支的情形。
辨識電磁串擾的挑戰
若要理解電磁串擾分析的複雜性，工程師可以拿這個問題來對比電容耦合。
距離近時，電容耦合較強，距離遠時則會變弱。因此，如果兩條訊號線相距較遠，工程師就可以放心地忽略電容耦合。相較之下，相距較遠的訊號之間所產生的電感磁耦合則不可忽略。
很多時候，我們很難判斷電磁串擾是否為問題根源。
電磁串擾更為複雜且更具挑戰性。首先，問題的症狀不會只出現在某一方面，例如計時故障。相反地， 串擾的呈現方式通常是某些關鍵性能的標準有所降低，但這些標準又會因不同設計而有所差別。因此，識別問題是否出在串擾便是首要的挑戰。
更複雜的是，串擾通常涉及數位、類比和射頻 (RF) 模塊彼此間不樂見的耦合。任何一方都可能是入侵訊號或受害訊號。
不同設計就必須以不同方式識別、偵錯和解決電磁串擾。傳統的解決方案會以取巧的方式，利用架構或軟體來防止會觸發問題的操作模式。然而，隨著設計日益複雜且速度加快，財務和技術兩方面的困境讓這種方式越來越窒礙難行。
電磁串擾建模的挑戰
為了準確地為 EM 串擾建模，工程師必須分析極其複雜的物理結構範圍並加以建模，這些範圍包括：
- 相連網路
- 引發串擾的周圍結構
- 電源和接地佈線層
- 塊狀矽基板
- 封裝層
- 焊墊/凸塊墊
- 佈線層
- 密封環
- 金屬填料
- 去耦電容
由於需要包含上述所有元件，因此為電磁串擾建模可能會很複雜。
這些結構大多有復雜的物理佈局，需要大型網格來模擬電阻、電容、電感、耦合電容和互感。
會增加串擾模型規模的第二個建模因素是，工程師無法透過將焦點限制在設計中的小定界框來分析電池串擾。在評估電容耦合時，分析附近受害訊號會很有效。然而，磁場會沿著大型回路傳播、就在受害訊號旁的外面形成，或環繞晶片的整個佈局。
此外，我們很難限制電磁串擾工具所產生的模型大小，因為此模型需要將會導致串擾問題的所有網路，以及可能會對電路性能產生影響的所有網路和結構納入其中。
為了使下游開發有所作用，串擾模型必須：
- 在積體電路通用模擬程式 (SPICE) 中快速運算
- 在 SPICE 環境內進行各種非線性和雜訊的模擬
- 存在於可跨越模塊界線或裸晶的資料庫內
鑑於串擾模型的典型尺寸和複雜性，我們很難滿足這三個要求。
對於 SoC 電磁串擾分析的需求逐漸興起
由於電子系統需要增加頻寬和減小尺寸，因此工程師非常關注電磁串擾。這使得高速電路和高頻寬通道越來越相近。
隨著電子設備變得越來越小，串擾的問題也變得越來越顯著。
此外，持續增加的內部時脈頻率 (5 到 10 GHz) 以及持續增加的資料速率 (10 Gbps 以上) 也助長了串擾問題的出現。
簡而言之，高速和小型電子設備會產生串擾；消費者需求創造了 SoC 的趨勢，因此我們無法再忽略伴隨發生的電感和電感耦合。
容易發生串擾的 SoC 架構
許多架構和應用的設計趨勢都促成串擾的發生。
例如，電磁串擾與頻率有關。但是，工程師無法為簡單的相關頻率來分析電磁串擾。
例如，升降時間很快的時脈訊號包含大量的諧波頻率分量。因此，以 10 GHz 運行的時脈，會有以 50 GHz 運行的第 5 諧波頻率分量。
同一系統上有多個乙太網路通道，可能會變成一場串擾夢靨。
然而，鎖定晶片內時脈頻率 25 GHz 的工程師就必須思考要如何安全地為第 3 諧波建模，此諧波所在的頻率就是微波頻率。
電磁串擾會影響訊號幅度或雜訊位準。因此，由於 SoC 應用中的低功耗趨勢，訊號電壓位準會降低，對雜訊的敏感度則會增加，而讓串擾的影響進一步加劇。
乙太網路、光纖通道和外圍元件互連 (PCI) 也可能是串擾來源。為了實現高資料速率，這些匯流排採用了平行運作的多序列通道。例如，100 Gbps 乙太網路會利用 10 個各以 10 Gbps 運行的通道。當如此多的高速序列通道駐留在單一系統時，每條通道都有可能成為潛在的入侵訊號或受害訊號，而成為真正的串擾夢靨。
其他會增加電磁串擾可能性的架構趨勢包括：
- 一個 SoC 上有多個高速類比模擬塊
- 像是鎖相迴路 (PLL) 和壓控振盪器 (VCO)
- 同一晶片上有多個高速時脈網路
- 時脈不需要高頻運行，以 10 GHz 運行的受害時脈會受以 2 GHz 運行的入侵時脈所影響。
- RF 或高速類比模擬塊與高速數位模擬塊相鄰
- 共用接地網路和矽基板必須獨立。
- 矽基板仍是模塊間的關鍵雜訊傳播通道。
- 晶圓代工廠插入的密封環 (seal rings) 和劃片槽 (scribe lines)
- 訊噪容差很小的低功耗設計
- 可透過串擾突波設置的靈敏控制/復位訊號
- 整合型扇出晶圓極封裝技術
- 多晶片相鄰會增加發生電磁串擾的可能性。
- 多晶片相鄰會增加發生電磁串擾的可能性。
並非所有 EDA 工具都可以為串擾建模
SoC 整合會將高速數位電路、類比和 RF 模塊緊密地放在一起。因此，這些元件的內部和各個模塊之間會有許多機會產生串擾。
電子設計自動化 (EDA) 工具大多適用於特定設計類型，例如數位、類比或 RF 元件的設計。然而，串擾不受這些界線所限制。換句話說，工程師一般會用來設計電子元件的分析類型可能會忽略串擾。
ANSYS Pharos 可以協助工程師識別串擾。
隨著先進技術和 SoC 架構的出現，忽略電磁串擾會產生很大的風險。
了解如何使用 Ansys Pharos 來識別和減輕串擾的發生。
若要深入了解串擾，請觀看網路研討會錄影： 讓高速序列連結降低發生晶片內電磁串擾和配電問題的風險。
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