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ANSYS 블로그

October 10, 2019

크로스토크 (Crosstalk): 전자기적 도전과 전자제품의 동향

크로스토크는 무엇입니까?

엔지니어는 더 이상 전자기 크로스토크를 무시할 수 없습니다. 그들은 그것이 무엇인지, 그것을 찾는 방법과 그것을 수정하는 방법을 이해해야 합니다.

전자기 (EM) 크로스토크는 다른 전자 신호에 영향을 미치는 전자기 신호에 의해 야기되는 간섭입니다. 기술자들은 또한 이러한 현상을 커플링 (coupling) 또는 잡음 (noise) 으로 지칭할 수 있다.


기술자들은 더 이상 전자기 크로스토크을 무시할 수 없습니다. 그들은 그것이 무엇인지, 그것을 발견하는 방법과 그것을 해결하는 방법을 이해해야 합니다.
 

간섭을 일으키는 전자파 신호는 공격기라고 하는 반면, 크로스토크의 영향을 받는 전자파 신호는 공격기라고 합니다.

크로스토크는 두 가지 메커니즘을 통해 발생합니다.

  1. 전기장에 의한 카시티브 크로스토크 (Capacitive crosstalk)
  2. 자기장에 의해 유발되는 유도성 크로스토크

크로스토크를 무시하는 시스템 온 칩(SoC) 아키텍처를 개발하는 엔지니어들은 큰 위험을 감수하고 있습니다. 크로스톡은 시장에 도달하는 데 지연과 비용 초과로 이어질 수 있는 전자 설계 오류를 발생시킬 수 있습니다.


EM 크로스토크를 식별하는 문제

복잡한 EM 크로스토크 분석을 이해하기 위해 엔지니어는 문제를 용량성 커플링과 비교할 수 있습니다.

용량성 커플링 (Capacitive coupling) 은 근접성이 강하고 거리가 멀면 약합니다. 따라서 엔지니어는 멀리 떨어져 있는 신호 라인 간의 용량성 커플링을 안전하게 무시할 수 있습니다. 대조적으로, 유도 자기 결합은 상대적으로 먼 신호들 사이에서 무시할 수 없습니다.


전자기 크로스토크가 문제의 원인인지 판단하기 어려울 수 있습니다.

전자파 크로스토크가 더 어렵다. 첫째, 문제의 증상은 타이밍 실패와 같은 하나의 메트릭으로 나타나지 않습니다. 대신, 크로스토크는 종종 설계마다 다른 일부 핵심 성능 기준의 저하로 나타난다. 따라서 이 문제를 크로스토크로 식별하는 것이 첫 번째 과제입니다.

문제를 더 복잡하게 만들기 위해, 크로스토크는 일반적으로 디지털, 아날로그 및 무선 주파수(RF) 블록 사이의 원하지 않는 결합을 수반합니다. 공격자일 수도 있고 피해자가 될 수도 있습니다.

전자파 크로스토크는 서로 다른 설계에서 다르게 식별, 디버깅 및 해결되어야 합니다. 기존 솔루션에는 문제를 일으키는 작동 모드를 방지하는 아키텍처 또는 소프트웨어 트릭이 포함됩니다. 그러나 설계가 복잡성과 속도가 증가함에 따라 이는 재정적으로나 기술적으로 불가능해지고 있습니다.
 

전자파 크로스토크 모델링의 과제

전자파 크로스토크를 정확하게 모델링하려면 엔지니어가 다음을 포함하여 엄청나게 복잡한 물리적 구조의 범위를 분석하고 모델링해야 합니다.

  • 관계망
  • 크로스톡에 기여하는 주변 구조물.
  • 전력 및 접지 라우팅 계층
  • 벌크 실리콘 기판
  • 패키지 레이어
  • 본드/범프 패드
  • 라우팅 계층
  • 씰링
  • 금속 충전재
  • 분리 캡 (Decoupling cap)


모델링 EM 크로스토크는 포함해야 하는 모든 컴포넌트 때문에 복잡할 수 있습니다.

이러한 구조의 대부분은 저항, 용량, 인덕턴스, 커플링 캐패시턴스 및 상호 인덕턴스를 시뮬레이션하기 위해 큰 메시를 필요로 하는 복잡한 물리적 레이아웃을 가지고 있습니다.

크로스톡 모델의 크기를 늘리는 두 번째 모델링 요인은 엔지니어가 설계 내의 작은 경계 상자에 초점을 제한하여 전자파 크로스톡을 분석할 수 없다는 것입니다. 전기 용량 커플링을 평가할 때 주변 피해자 신호를 분석하는 것이 효과적입니다. 그러나 자기장은 큰 루프를 따라 이동할 수 있으며, 공격 대상 신호의 바로 근처를 형성하거나 칩의 전체 레이아웃을 둘러쌀 수 있습니다.

또한, EM 크로스토크 툴들에 의해 생성된 모델의 사이즈를 제한하는 것은 어려운 것이며, 이는 크로스토크 문제에 기여하는 모든 네트들 및 회로의 성능에 영향을 줄 수 있는 모든 네트들 및 구조들을 포함할 필요가 있기 때문입니다.

개발 과정에서 유용한 다운스트림 모델이 되려면 크로스톡 모델은 다음이 필요합니다.

  1. SPICE(통합 회로 강조)를 통해 시뮬레이션 프로그램에서 신속하게 계산
  2. SPICE 환경 내에서 다양한 비선형 및 노이즈 시뮬레이션에서 작동
  3. 블록 또는 실리콘 다이의 경계를 가로지르는 데이터베이스의 존재

이러한 세 가지 요구사항은 교차 모델의 일반적인 크기와 복잡도로 인해 충족하기 어렵습니다.
 

SoC에서 전자파 크로스토크 분석의 새로운 필요성

EM 크로스토크는 대역폭 증가 및 크기 감소를 위한 전자 시스템의 수요 때문에 엔지니어들에게 큰 관심을 받고 있습니다. 이는 고속 회로 및 고대역폭 채널을 근접하게 합니다.


전자가 작아짐에 따라, 크로스토크는 더 큰 문제가 될 것입니다. 

추가적으로, 내부 클럭 주파수 (5내지 10 GHz) 의 연속적인 증가 및 데이터 레이트의 증가 (10 Gbps 초과) 가 또한 크로스토크 문제의 발생을 부채질하고 있습니다.

간단히 말해서, 빠른 속도와 작은 전자제품은 크로스토크를 만들고, 소비자들의 요구는 기생 인덕턴스 및 유도 결합을 무시하는 것을 불가능하게 하는 SoC 트렌드를 창출하고 있습니다.
 

크로스토크 되기 쉬운 SoC 아키텍처

크로스토크에 기여하는 많은 아키텍처 및 애플리케이션 디자인 트렌드가 있습니다.

예를 들어, 전자파 크로스톡은 주파수에 따라 다릅니다. 그러나 엔지니어는 단순한 관심 빈도에 대해 전자파 잡담을 분석할 수 없습니다.

예를 들어, 상승 및 하강 시간이 빠른 클럭 신호에는 상당한 고조파 주파수 성분이 포함되어 있습니다. 따라서 10GHz에서 작동하는 클럭은 50GHz에서 실행되는 5번째 고조파 주파수 성분을 가집니다.


동일한 시스템에서 다중 이더넷 레인이 크로스토크 악몽이 될 수 있습니다.

그러나 25GHz의 온칩 클럭 주파수를 목표로 하는 사람들은 마이크로파 주파수에 속하는 3차 고조파를 안전하게 모델링하는 방법에 대해 고민해야 할 것입니다.

전자파 크로스톡은 신호 크기 또는 노이즈 레벨에 영향을 미칠 수 있습니다. 따라서 SoC 애플리케이션의 저전력 경향에 의해 구동되는 노이즈에 대한 감도의 증가와 신호 전압 레벨의 감소로 인해 크로스톡의 영향은 더욱 악화됩니다.

이더넷, 파이버 채널 및 PCI(Peripheral Component Interconnect)도 크로스톡의 소스가 될 수 있습니다. 높은 데이터 속도를 달성하기 위해, 이 버스들은 병렬로 운영되는 여러 개의 직렬 차선을 사용합니다. 예를 들어, 100Gbps 이더넷은 각각 10Gbps로 실행되는 10개의 채널을 사용할 수 있습니다. 이렇게 많은 고속 직렬 차선이 단일 시스템에 존재할 경우, 모든 차선이 잠재적인 공격자 또는 잠재적 피해자가 될 수 있습니다. 이는 진정한 크로스톡 악몽입니다.

EM 크로스토크의 가능성을 증가시키는 다른 아키텍처 경향은 다음과 같습니다.

  • 하나의 SoC 에서 고속 아날로그 블록
    • 위상 잠금 루프(PLL) 및 전압 제어 발진기(VCO)와 유사
  • 동일한 칩에 여러 개의 고속 클록 네트워크
    • 클럭은 고주파에서 작동할 필요가 없습니다. 10GHz에서 실행되는 피해자 클럭은 2GHz에서 실행되는 공격형 클럭의 영향을 받을 수 있습니다.
  • 고속 디지털 블록에 인접한 RF 또는 고속 아날로그 블록
    • 공유 접지 네트 및 실리콘 기판은 지면으로 사용할 수 없습니다.
    • 실리콘 기판은 블록들 사이의 주요 소음 전파 채널로 남아 있습니다.
  • 주조 공장에서 삽입한 씰링 및 스크라이브 라인
  • 작은 신호-노이즈 (signal-to-noise) 마진으로 저전력 설계
  • 크로스 토크 글리치로 설정할 수 있는 민감한 컨트롤/리셋 신호
  • 통합 팬아웃 웨이퍼 레벨 패키징 기술
    • 근접 다이 수가 여러 개일 경우 전자파 크로스 토크 가능성이 높아집니다.
       

모든 EDA툴이 크로스토크를 모델링할 수 있는 것은 아닙니다.

SoC 통합은 초고속 디지털 회로와 아날로그, RF 블록을 서로 가깝게 배치합니다. 이는 이러한 컴포넌트들 내부 및 다양한 블록들에 걸쳐 크로스토크를 위한 많은 기회들을 생성합니다.

대부분의 전자 설계 자동화 (EDA) 툴들은 디지털, 아날로그 또는 RF 컴포넌트 설계와 같은 특정한 디자인 타입에 맞게 설계됩니다. 그러나, 크로스토크는 이들 경계에 의해 제한되지 않습니다. 즉, 일반적으로 전자 컴포넌트를 디자인하는 데 사용되는 분석 엔지니어의 유형은 혼선을 무시할 수 있습니다.


ANSYS Pharos는 엔지니어가 크로스토크을 식별하는 데 도움을 줄 수 있습니다.
 

첨단 기술과 SoC 아키텍처의 등장으로 전자기적 크로스톡을 무시하는 것은 위험합니다.

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아래의 웨비나를 통해 크로스토크에 대해 자세히 알아보세요.
De-Risking High-Speed Serial Links from On-Chip Electromagnetic Crosstalk and Power Distribution Issues

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