Qu'est-ce que la diaphonie ? Défis et tendances électromagnétiques en électronique

Les signaux électromagnétiques à l'origine de l'interférence sont appelés les agresseurs, tandis que le signal électromagnétique affecté par la diaphonie est appelé la victime.

La diaphonie se produit par deux mécanismes :

1. Diaphonie capacitive causée par le champ électrique
2. Diaphonie inductive causée par le champ magnétique

Les ingénieurs qui développent des architectures de systèmes sur puce (SoC) en ignorant la diaphonie prennent un grand risque. La diaphonie peut produire des erreurs de conception électronique susceptibles d'entraîner des retards dans la mise sur le marché et des dépassements de coûts.

Les défis de l'identification de la diaphonie EM

La diaphonie EM est plus difficile. Tout d'abord, les symptômes du problème n'apparaissent pas dans une seule mesure - comme une défaillance du timing. Au contraire, la diaphonie se manifeste souvent par une dégradation d'un critère de performance clé qui varie d'une conception à l'autre. Par conséquent, le premier défi consiste à identifier le problème comme étant de la diaphonie.

Pour rendre les choses plus complexes, la diaphonie implique généralement un couplage indésirable entre des blocs numériques, analogiques et de radiofréquence (RF). L'un ou l'autre peut être l'agresseur ou la victime.

La diaphonie électromagnétique doit être identifiée, déboguée et résolue différemment selon les conceptions. Les solutions traditionnelles impliquent des astuces d'architecture ou de logiciel qui empêchent les modes de fonctionnement qui déclenchent le problème. Cependant, cette solution devient intenable financièrement et techniquement, car les conceptions sont de plus en plus complexes et rapides.

Les défis de la modélisation de la diaphonie EM

La plupart de ces structures ont des dispositions physiques complexes qui nécessitent un maillage important pour simuler la résistance, la capacité, l'inductance, la capacité de couplage et l'inductance mutuelle.

Un deuxième facteur de modélisation qui augmente la taille des modèles de diaphonie est que les ingénieurs ne peuvent pas analyser la diaphonie électromagnétique en se limitant à une petite boîte de délimitation dans la conception. L'analyse des signaux des victimes voisines fonctionne bien lorsqu'il s'agit d'évaluer le couplage capacitif électrique. Cependant, les champs magnétiques peuvent se déplacer le long de grandes boucles, se former en dehors du voisinage immédiat d'un signal victime ou encercler toute la disposition de la puce.

De plus, il est difficile de limiter la taille d'un modèle généré par les outils de diaphonie EM car il doit inclure tous les réseaux qui contribuent au problème de diaphonie et tous les réseaux et structures qui pourraient avoir un impact sur les performances du circuit.

Pour être utile en aval dans le développement, le modèle de diaphonie doit :

1. Calculer rapidement dans un programme de simulation avec accent sur les circuits intégrés (SPICE)
2. Effectuer diverses simulations non linéaires et de bruit dans un environnement SPICE.
3. Existe dans une base de données qui traverse les frontières des blocs ou des matrices de silicium.

Ces trois exigences sont difficiles à satisfaire étant donné la taille et la complexité habituelles des modèles de diaphonie.

Le besoin émergent d'analyse de la diaphonie EM dans les SoCs

La diaphonie électromagnétique est une préoccupation majeure pour les ingénieurs, car les systèmes électroniques doivent augmenter leur bande passante et diminuer leur taille. Cela met à proximité des circuits à haute vitesse et des canaux à large bande passante.

Alors que les appareils électroniques deviennent de plus en plus petits, la diaphonie va devenir un problème plus important.

En outre, l'augmentation continue des fréquences d'horloge internes (5 à 10 GHz) et l'augmentation des débits de données (supérieurs à 10 Gbps) favorisent également l'émergence des problèmes de diaphonie.

En bref, les vitesses rapides et les petits composants électroniques créent de la diaphonie ; les demandes des consommateurs créent des tendances de SoC qui rendent impossible d'ignorer l'inductance parasite et le couplage inductif.

Architecture SoC sujette à la diaphonie

Ceux qui visent des fréquences d'horloge sur puce de 25 GHz devront toutefois réfléchir à la manière de modéliser en toute sécurité la 3e harmonique, qui tombe dans les fréquences micro-ondes.

La diaphonie EM peut affecter l'amplitude des signaux ou le niveau de bruit. Par conséquent, l'impact de la diaphonie est encore exacerbé par la diminution des niveaux de tension des signaux et l'augmentation de la sensibilité au bruit induite par la tendance à la réduction de la puissance dans les applications SoC.

Ethernet, le canal de fibre et les interconnexions de composants périphériques (PCI) peuvent également être des sources de diaphonie. Pour atteindre des débits de données élevés, ces bus utilisent plusieurs voies série qui fonctionnent en parallèle. Par exemple, un réseau Ethernet à 100 Gbps peut utiliser 10 canaux qui fonctionnent chacun à 10 Gbps. Lorsque tant de voies série à haut débit résident dans un seul système, chaque voie peut être un agresseur ou une victime potentielle - un véritable cauchemar de diaphonie.

D'autres tendances architecturales augmentent la probabilité de diaphonie électromagnétique :

• Blocs analogiques à haute vitesse sur un seul SoC
  • Comme les boucles à verrouillage de phase (PLL) et les oscillateurs commandés en tension (VCO).
• Plusieurs réseaux d'horloges à haute vitesse sur la même puce
  • Les horloges n'ont pas besoin de fonctionner à des fréquences élevées : les horloges victimes fonctionnant à 10 GHz peuvent être affectées par des horloges agresseurs fonctionnant à 2 GHz.
• Blocs RF ou analogiques à haute vitesse adjacents à des blocs numériques à haute vitesse
  • Les réseaux de masse partagés et les substrats de silicium ne peuvent pas être utilisés comme masse.
  • Le substrat de silicium reste un canal clé de propagation du bruit entre les blocs.
• Anneaux de scellement et lignes tracées insérés par les fonderies
• Conceptions à faible consommation avec de faibles marges signal-bruit
• Signaux de commande/réinitialisation sensibles pouvant être déclenchés par des parasites de diaphonie.
• Techniques de mise en boîtier intégrées au niveau de la plaquette (fan-out)
  • La proximité de plusieurs matrices augmente la probabilité d'une diaphonie électromagnétique.
    

Tous les outils EDA ne peuvent pas modéliser la diaphonie

Avec l'avènement des technologies avancées et des architectures SoC, il est risqué d'ignorer la diaphonie électromagnétique.

Apprenez comment utiliser Ansys Pharos pour identifier et atténuer la diaphonie.

Pour en savoir plus sur la diaphonie, regardez le webinaire enregistré : De-Risking High-Speed Serial Links from On-Chip Electromagnetic Crosstalk and Power Distribution Issues.