Cos'è la diafonia: sfide elettromagnetiche e tendenze nell'elettronica

I segnali EM che causano l'interferenza sono noti come aggressori mentre il segnale EM influenzato dalla diafonia è noto come la vittima.

La diafonia avviene tramite due meccanismi:

1. Diafonia capacitiva causata dal campo elettrico
2. Diafonia induttiva causata dal campo magnetico

Gli ingegneri che sviluppano architetture system-on-chip (SoC) che ignorano la diafonia corrono un grosso rischio. La diafonia può produrre errori di progettazione elettronica che potrebbero portare a ritardi nel raggiungere il mercato e nel superamento del budget.

Le sfide dell'identificazione della diafonia EM

La diafonia EM è più impegnativa. In primo luogo, i sintomi del problema non appaiono in una metrica, come il fallimento temporale. Invece, la diafonia si manifesta spesso come un degrado in alcuni criteri chiave di prestazione che variano da progettazione a progettazione. Pertanto, identificare il problema come diafonia è la prima sfida.

Per rendere le cose più complesse, la diafonia di solito comporta un accoppiamento indesiderato tra blocchi digitali, analogici e a radiofrequenza (RF). Entrambi possono essere l'aggressore o la vittima.

La diafonia EM deve essere identificata, sottoposta a debug e risolta in modo diverso nei diversi progetti. Le soluzioni tradizionali implicano trucchi di architettura o software che impediscano le modalità operative che innescano il problema. Tuttavia, questo sta diventando finanziariamente e tecnicamente insostenibile poiché i progetti sono cresciuti in complessità e velocità.
 

Le sfide della modellazione di diafonia EM

La maggior parte di queste strutture ha layout fisici complessi che richiedono una grande mesh per simulare la resistenza, la capacità, l'induttanza, la capacità di accoppiamento e l'induttanza reciproca.

Un secondo fattore di modellazione che aumenta le dimensioni dei modelli di diafonia è che gli ingegneri non possono analizzare la diafonia EM limitando il focus su un piccolo riquadro di delimitazione all'interno del progetto. L'analisi dei neighborhood victim signals funziona bene quando si valuta l'accoppiamento capacitivo elettrico. Tuttavia, i campi magnetici possono viaggiare lungo grandi anelli, formarsi al di fuori delle immediate vicinanze di un victim signal o circondare l'intero layout del chip.

Inoltre, è difficile limitare le dimensioni di un modello generato dagli strumenti di diafonia EM perché deve includere tutte le reti che contribuiscono al problema della diafonia e tutte le reti e strutture che potrebbero avere un impatto sulle prestazioni del circuito.

Per essere utile a valle nello sviluppo, il modello crosstalk deve:

1. Elaborare rapidamente in un programma di simulazione con enfasi sui circuiti integrati (SPICE)
2. Operare in varie simulazioni non lineari e di rumore all'interno di un ambiente SPICE
3. Esistere in un database che attraversa i confini di blocchi o matrici di silicio

Questi tre requisiti sono difficili da soddisfare, date le dimensioni e la complessità tipiche dei modelli diafonici.
 

La necessità emergente di un'analisi diafonica EM nei SoC

La diafonia EM è una grande preoccupazione per gli ingegneri a causa della domanda di sistemi elettronici per aumentare la larghezza di banda e diminuire le dimensioni. Questo mette in prossimità circuiti ad alta velocità e canali ad alta larghezza di banda.

Man mano che l'elettronica diventa più piccola, la diafonia diventerà un problema più grande. 

Inoltre, il continuo aumento delle frequenze di clock interne (da 5 a 10 GHz) e l'aumento delle velocità dei dati (superiori a 10 Gbps) stanno anche alimentando l'emergere di problemi di diafonia.

In breve, velocità elevate e piccola elettronica creano diafonia; le richieste dei consumatori stanno creando tendenze SoC che rendono impossibile ignorare l'induttanza parassita e l'accoppiamento induttivo.
 

Architettura SoC incline alla diafonia

Quelli che hanno come target frequenze di clock su chip di 25 GHz, tuttavia, dovranno pensare a come modellare in sicurezza la 3a armonica, che rientra nelle frequenze delle microonde.

La diafonia EM può influire sulle grandezze del segnale o sul livello di rumore. Pertanto, l'impatto della diafonia è ulteriormente esacerbato dalla diminuzione dei livelli di tensione del segnale e dall'aumento della sensibilità al rumore guidato da tendenze a bassa potenza nelle applicazioni SoC.

Ethernet, fiber channel e le interconnessioni dei componenti periferici (PCI) possono anche essere fonti di diafonia. Per ottenere velocità di trasmissione dati elevate, questi bus utilizzano più corsie seriali che operano in parallelo. Ad esempio, una rete Ethernet da 100 Gbps può impiegare 10 canali ciascuno in esecuzione a 10 Gbps. Quando così tante corsie seriali ad alta velocità risiedono in un unico sistema, ogni corsia può essere un potenziale aggressore o una potenziale vittima: un vero incubo per la diafonia.

Altre tendenze architettoniche che aumentano la probabilità di diafonia EM includono:

• Blocchi analogici ad alta velocità su un SoC
  • Loop simili ad aggancio di fase (PLL) e oscillatore controllato in tensione (VCO)
• Più reti di clock ad alta velocità sullo stesso chip
  • Gli orologi non devono funzionare ad alte frequenze: gli orologi delle vittime che funzionano a 10 GHz possono essere influenzati dagli orologi aggressori che funzionano a 2 GHz.
• Blocchi analogici RF o ad alta velocità adiacenti a blocchi digitali ad alta velocità.
  • Le reti di terra condivise e i substrati di silicio non possono essere sfruttati come terreno.
  • Il substrato di silicio rimane un canale chiave di propagazione del rumore tra i blocchi.
• Anelli di tenuta e linee di scribe inseriti da foundry.
• Design a basso consumo con margini di segnale/rumore ridotti.
• Segnali di controllo/reset sensibili che possono essere impostati da glitch crosstalk
• Tecniche di packaging a livello di wafer fan-out integrate
  • Stampi multipli in prossimità aumentano la probabilità di crosstalk EM.
     

Non tutti gli strumenti EDA possono modellare la diafonia

Con l'avvento di tecnologie avanzate e architetture SoC, ignorare la diafonia elettromagnetica è rischioso.

Scopri come utilizzare Ansys Pharos per identificare e alleviare la diafonia.

Per saperne di più sulla diafonia, guarda il webinar registrato: Eliminare i collegamenti seriali ad alta velocità dal crosstalk elettromagnetico su chip e problemi di distribuzione dell'alimentazione.