간단 사양
Ansys VeloceRF를 사용하면 여러 디바이스와 선로의 밀착 패킹으로 디바이스를 합성하여 최적의 실리콘 평면도를 얻을 수 있습니다. 상세한 레이아웃 전에 원하는 수의 유도형 디바이스 간에 결합을 분석하면 설계 크기가 줄어들고 가드 링이 줄어들거나 제거됩니다.
Ansys VeloceRF
인덕터 및 변압기 설계 도구
Ansys VeloceRF는 최소 3nm의 고급 노드를 지원하고 주요 EDA 플랫폼과 통합되는 유도성 디바이스 합성 및 모델링 도구입니다.
인덕터 및 전송 선로
나선형 디바이스와 T형 선로를 3nm로 합성 및 모델링
Ansys VeloceRF는 복잡한 나선형 디바이스와 T형 선로를 합성하고 모델링하는 데 걸리는 시간을 크게 줄임으로써 설계 주기를 단축합니다. 인덕터나 변압기 형상을 컴파일하는 데 몇 초밖에 걸리지 않으며, 모델링하고 분석하는 데는 몇 분밖에 걸리지 않습니다. 주요 EDA 플랫폼과 통합하여 테이프 아웃 가능한 레이아웃을 생성합니다.
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DRC-clean 디바이스 합성
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모든 주요 파운드리 지원
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된 실리콘 검증
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실리콘 크기 및 비용 축소
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DRC-clean 디바이스 -
최소 3nm -
정확성 확인 -
디바이스 형태 라이브러리
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다중 디바이스 Coupling -
파라메트릭 스윕으로 최적화 -
PCell/PyCell 생성 -
디바이스 크기 축소
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LDE 효과 포함 -
S 파라미터 및 RCLk
ANSYS VeloceRF는 복잡한 나선형 디바이스와 T형 선로를 합성하고 모델링하는 데 걸리는 시간을 크게 줄임으로써 설계 주기를 단축합니다.
인덕터 크기와 인덕터 간 누화는 다이 크기에 영향을 줄 수 있습니다. Ansys VeloceRF는 최적화 기준 및 형상 구속 조건을 사용하여 소형 디바이스를 설계할 수 있도록 도와줍니다. 또한 실리콘의 제한된 영역을 더욱 최적화하고 회로 구성에서 인덕터를 최적화하기 위해 여러 인덕터 간의 결합을 계산합니다. Ansys VeloceRF의 파라메트릭 스윕 지원은 회로 구성에서 최적의 성능 솔루션을 제공합니다. 누화 장애를 제거하는 데 도움이 되는 실리콘 검증 모델과 파운드리에서 검증한 정확성으로 설계의 위험을 완화합니다.
Ansys VeloceRF는 현재 200개 이상의 고유한 파운드리 프로세스를 지원하고 TSMC, UMC, Global Foundres, TowerJazz, Samsung 등 모든 반도체 파운드리의 CMOS, BiCMOS, GaAs, SOS 및 SOI를 포함한 최소 3nm의 모든 프로세스에서 동작합니다. 이 도구는 주요 EDA 설계 플랫폼 및 모든 LVS 툴과 통합됩니다.
나선형 디바이스와 T형 선로를 합성 및 모델링하여 최소 3nm의 밀리미터파 설계 구현
Ansys VeloceRF는 단 몇 분 만에 밀리미터파 나선형 디바이스와 T형 선로를 합성하고 분석합니다. 이 시스템은 최소 3nm의 DRC/DFM-clean 디바이스(필 포함)를 생성합니다. 이 디바이스는 S 파라미터와 초소형 RLCk 넷리스트 모델로 모델링되었으며, 기하학적 유연성을 극대화하기 위해 PCell/PyCell로 제공될 수 있습니다. 구성 최적화는 여러 디바이스와 선로의 밀착 평면도 패킹 및 보호 링의 축소 또는 제거를 통해 다이 크기를 크게 줄일 수 있게 해줍니다. 사전 정의된 디바이스 빌딩 블록 라이브러리를 통해 고주파수를 지원하며 여러 유도성 디바이스 간의 결합을 지원합니다.
주요 특징
VeloceRF는 실리콘에서 유도성 디바이스의 포괄적인 합성, 모델링, 분석 및 최적화를 제공합니다.
- 실리콘 검증
- 평면도 패킹 최적화
- 디바이스 크기 축소
- 사전 정의된 형태 라이브러리
- 파라메트릭 스윕으로 성능 최적화
- 200개 이상의 실리콘 기술 지원
누구나 쉽게 활용 가능한 Ansys 소프트웨어
Ansys는 누구나 쉽게 활용 가능한제품을 제공하는 것이 가장 중요하다고 생각합니다. 따라서 미국 접근성 위원회(Section 508), WCAG( Web Content Accessibility Guidelines) 및 현재 VPAT(Voluntary Product Accessibility Template) 형식에 따른 접근성 요구 사항을 준수하기 위해 노력합니다.
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