簡要規格
Ansys Exalto 後 LVS RLCk 擷取使 IC 設計人員能夠準確預測電磁和基板耦合效應，以便在之前因為「太大而無法分析」的電路上進行簽核。擷取的模型可回貼至電路圖或串接電路，並支援所有電路模擬器。
RLCk 擷取
用於電氣、磁性和基板串音干擾的寄生模型擷取
Ansys Exalto 是一種 LVS RLCk 後擷取軟體解決方案，它會擷取集總電路寄生元件並產生精確的電氣、磁性和基板耦合模型，使 IC 設計人員能夠準確發現設計階層中不同區塊之間的不明串音干擾。Exalto 與大多數 LVS 工具連接，可補足您選擇的 RC 擷取工具。
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非常複雜佈局之容量
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與 LVS 工具連接
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結果與數位 LPE 結合
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指向並按一下互動介面
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EM 耦合模型 -
功率和訊號電遷移 -
包括基板耦合 -
輔助 RC 擷取器
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與 LVS 連接 -
可回貼至串接電路 -
跨階層的耦合 -
假設情境
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極精簡的模型 -
S 參數和RLCk 模型
最佳化高速串列連接間的串音干擾
NVIDIA 套用 Ansys Raptor EM 分析，消除矽上高速序列連結的風險
之前因為「太大而無法分析」的大型複雜電路，現在可以由 Exalto 的高速和高容量的矽裝置 EM 建模進行處理。
現代矽系統中 RF 與高速電路的激增，使電磁耦合成為一級效應，必須精確地建立模型，才能可靠地達成矽成功。但是，產生適用於電磁耦合分析的精確寄生模型比傳統 RC 擷取更復雜。而這些 EM 模型的大小成為模擬器的難題。
Exalto 前所未有的容量讓您可以輕鬆分析極其複雜的佈局。其獨特的串接電路縮減方法使輸出串接電路極其小巧，從而減輕任何模擬問題。這樣才能夠仔細分析複雜的 EM 互動，在以前這是透過昂貴的過度設計和防護環來避免的。因此，設計更小、更便宜，並有更多可靠的效能特性。
Exalto 透過補足一般的擷取工具並與所有 LVS 工具無縫連接，增強現有設計流程。
用於矽上電氣、磁性和基板串音干擾的寄生模型擷取
Ansys Exalto 藉由擷取集總電路寄生元件並產生精確的電氣、磁性和基板耦合模型，找到網目和階層區塊之間不明的串音干擾。Exalto 可以在不同階層之間建立串音匯流排/模型，並執行多個「假設」情境，但無需變更您的電路圖。使用「指向並按一下」介面，可以輕鬆擷取敏感 RF 電路中具有大型數位匯流排/控制訊號的複雜耦合。獨特的網表縮減方法將輸出網表減少 90% 以上。Exalto 與所有 LVS 工具連接，並使用針對部分或完整設計進行回貼的 S 參數和 RLCk 寄生來補足 RC 擷取器。
主要特色
擷取集總電路寄生元件並為大型複雜矽電路的電氣、磁性和基板耦合產生精確的模型
- 高處理能力與速度
- 輔助 RC 擷取器
- 極精簡的模型
- 跨階層的耦合
- 與 LVS 連接
- 互動式圖形化介面
產生適用於 AC、諧波平衡和 SP 分析的被動、因果式 DC 準確 S 參數模型，以及適用於暫態、散噪和雜訊分析的被動、因果、極精簡的 RLCk 網表模型。SPICE 格式 RLCk 網表永遠均可模擬。
Ansys Exalto 可以在考慮下層元件下，完整萃取疊層電感間的電容性耦合。它利用電容器和電晶體現有的晶圓廠特徵的裝置內模型，然後將總耦合電容集總到裝置終端。Exalto 具有強大的容量和速度，即使是數千個裝置，也能擷取全部電容耦合。
Ansys Exalto 採用 Ansys 的建模引擎建構，這是業界最快的電磁引擎。這表示 600 um X 400 um、高密度、7層金屬層電網的 EM 擷取需要幾分鐘時間；功率放大器中所有螺旋與主要數位線路之間的耦合模型需要幾秒鐘時間。
獨特的串接電路縮減方法使輸出串接電路變得極度精簡，與原生串接電路相比，元件和節點減少超過 90%。由於輸出串接電路太大，無法進行模擬，因此帶有附加高頻率 (Lk) 選項的傳統 RC 擷取器會出現電容瓶頸。
使用不同組的重要線路執行多個「假設」情境，但完全不用修改測試平台電路圖。
Ansys Exalto 可與第三方 LVS 工具無縫連接。輸出可與第三方 LPE 工具的輸出自動結合。Exalto 亦支援「擷取的視圖」和「擷取的網表」。
Ansys 是容易操作使用的
對 Ansys 而言，所有使用者皆能運用本公司產品非常重要，身心障礙者也不例外。因此，我們致力於遵循美國無障礙委員會 (第 508 節)、無障礙網頁內容規範 (WCAG)、自願性產品輔助工具範本 (VPAT) 當前格式等各項無障礙需求。
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