7nm晶片設計

設計10nm和7nm工藝節點的片上系統(SoC)時,工程師經常使用InFO-WLP等先進的2.5D/3D封裝技術。資訊技術研究與諮詢行業的領先公司 Gartner, 指出,設計、測試和製造新一代7nm FinFET的SoC需要大量資源:多達2.7億美元和500人年的工作才能將一顆晶片推向市場。為了進一步改善功耗、性能和尺寸,您可以將這類晶片放在InFO-WLP封裝內,但是設計成本也會隨之提高。高端移動和企業應用市場能夠支撐起這種設計成本,但他們同時要求也很嚴苛。

作為這類市場中的設計人員,您設計和交付的高度集成型器件必須能夠確保長時間可靠運行,同時還要減少工程時間和成本,確保晶片“一次性成功”。這就要求摒棄傳統的壁壘高築的設計流程,改用晶片-封裝-電路板協同模擬工作流程和方法。ANSYS Redhawk和相關的ANSYS半導體模擬產品集成了這些工作流程與方法,可説明使用者每次都能實現晶片的一次性成功。ANSYS RedHawk和ANSYS Totem通過了TSMC 7nm工藝節點標準的認證,支援TSMC InFO封裝分析,並可執行高級FinFET節點的自發熱分析。 

多位元多高度單位支援