完全贯通

作者:Stephen P. Zinck,Interconnect Engineering公司总裁,美国北柏威克(North Berwick)

信号完整性已成为高速电子产品设计中的一个重要问题。由于信号串扰一直是电气工程师所面临的常见挑战,作者:Stephen P. Zinck,Interconnect Engineering公司总裁,美国北柏威克(North Berwick)电子产品在我们生活中的普及应用愈发凸显了糟糕设计实践的负面影响。ANSYS Electronics Desktop包含ANSYS HFSS与ANSYS SIwave的增强功能,是工程师用于解决电子系统可靠性问题(如:信号完整性、电源完整性与EMI/EMC)的重要工具。Interconnect Engineering公司采用这些仿真工具分析了一个涉及DDR3-800板的客户案例。他们发现意外串扰来自BGA通孔,然后将该层布线移到更靠近PCB初级侧,从而解决了此问题。

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DDR crosstalk anomalous behavior

信号完整性(SI)分析工作成为主流之前,就已经存在串扰分析工作了。典型的早期设计是一款用于IBM PS/2的微通道10Mbps以太网卡。概念验证原型实际上是基于可编程阵列逻辑(PAL)的设计,以物理方式绕接到现成的开发板上。在此板件上,数千个微小的绿色、蓝色、黄色和红色线接头与绕接引脚拥挤在一起,从而带来潜在的串扰危险。不过,这种设计方案之所以可行,是因为时序裕量相当大,而且边缘速率非常低。因此,当电子设计与验证工程师找到可行方案后,就抛弃了这种费劲的构建测试工作流程。

DDR signal integrity crosstalk
DDR signal integrity crosstalk
ANSYS SIwave仿真的波形结果出乎意料地显示了,DQS信号存在由于可疑串扰导致的严重信号完整性问题。
 

当今的高速串扰挑战

随着高速电子产品的出现,串扰成为非常现实的问题,绕线板设计方案很快成为明日黄花。但传统形式的串扰仍然给当今的高密度设计带来问题。采用双带状线印刷电路板(PCB)会导致串扰问题,尤其是因为球栅阵列(BGA)的突破(breakout)迹线足够长,从而导致当今具有快速边缘速率的硅片产生串扰饱和。每位设计人员都知道需要避免的最明显的串扰情况,如:同一层的线到线间距。串扰会出现在连接器系统和器件封装中,不过也会潜藏在可能让某些设计人员大吃一惊的区域。

客户分析案例:DDR3-800

Interconnect Engineering公司接受客户委托进行DDR3-800板的分析工作,其从速度或技术角度而言不存在难题。初始SIwave提取产生了有效、因果以及无源S参数结果,工程师将其导入到了之前创建的Designer SI DDR3环境并在其中进行仿真。但是这些仿真也产生了意料之外的结果。波形结果表明,DQS信号(表示数据是否有效的限定信号)存在由于可疑串扰导致的严重信号完整性问题。此串扰还造成DQS信号的边沿偏移,从而导致相对于字节通道组其它部分的飞行时间发生变化。当在无激励字节通道组相邻成员的情况下对通道进行仿真时,信号完整性和飞行时间偏移都是正常的。为了解这些有害效应,需要进行更深入的检查。

查找串扰源

ANSYS SIwave包含用于查找串扰源的、功能强大的新引擎。只需要很少的设置时间,SIwave就能提供大量分析和结果,以待进一步检查。Interconnect Engineering公司采用SIwave软件发现了一些问题,针对此设计的近端串扰结果显示出异常行为。

用红色突出显示的DQS信号存在串扰效应;但是,奇怪的是它们并未出现在目的地,这表明应该违反了线到线间距规则。负责DDR3接口布局的公司已经采取慎重预防措施,确保边缘到边缘串扰间距约束远远大于预期,因此这并非串扰原因。

Engine工程师然后采用ANSYS HFSS,希望通过其3D场求解功能解决串扰难题。相关数据库被导入HFSS,因果与无源S参数被提取和导入到Designer SI电路仿真器,以进行验证。结果表明采用任何一个工具(SIwaveHFSS)都出现相同现象。

ANSYS Electronics Desktop确定,客户在开展设计的布线和约束时遵守了非常严格的串扰规则,但是仿真表明事实上信号之间存在严重串扰。存在问题的信号在同一层上并没有采用平均间隔的布线。串扰源并非来自线路本身,而是来自BGA封装区的相邻通孔。由于该器件是商用处理器,因此这些BGA引脚无法进行更改。因此,情况似乎是设计人员不知道或者无法做出改变以避免串扰效应,在相关设计内部包含了串扰。

降低串扰

客户采用的PCB堆叠存在许多层,因此相当厚。他们用于接口布线的层刚好靠近堆叠的次级侧。Interconnect Engineering公司假设,如果存在BGA封装通孔串扰问题,降低通孔平行度应该会有助于解决问题。工程师再次使用ANSYS Electronics Desktop,把布线层更改到更靠近板初级侧的相关层,然后看这样是否能够解决问题。

Designer SI circuit simulator results showed that the same crosstalk phenomenon was present using either ANSYS SIwave or ANSYS HFSS.
Designer SI电路仿真器结果表明,采用ANSYS SIwave或ANSYS HFSS都出现了相同的串扰现象。
Reduced crosstalk resulting from using layers closer to the primary side
采用更靠近初级侧的层可降低串扰。

工具箱中的新规则

结果很明显:采用更靠近初级侧的分层可以降低所有系统的串扰,尤其是对于高速系统(DDR4、28Gbps、100Gbps等)而言。工程师不能再以2D方式思考或者仿真设计了;他们必须采取3D视角。BGA封装通孔并非像我们所想的那么无害。因此可以在设计人员的工具箱中添加一条新规则:在希望降低关键接口的串扰时,采用更靠近初级侧的布线层。串扰源并不明显,但只有采用ANSYS的一流仿真工具才能发现问题。

采用ANSYS Electronic Desktop的完整功能使Interconnect Engineering公司能够针对客户的串扰问题进行分析、诊断和实施解决方案,这样避免了至少一次代价高昂的重新设计。没有ANSYS解决方案,他们可能永远找不到串扰的真正原因。仅仅为了能够交付带宽性能低于标准的产品,工程师可能不得不降低存储器接口速度。项目进度、成本和性能都会受到影响 ANSYS Electronic Desktop使Interconnect Engineering公司能够在预算范围内按时交付性能最佳的产品。

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