物联网的中坚力量

作者:Nariman Yousefi,美国Irvine市ClariPhy首席执行官

物联网(IoT)的迅猛发展使互联网流量日益增加。为兆位元网络设备提供超高速片上系统(SoC)的公司必须实现最高级别的数据完整性,同时满足功耗、性能、带宽和成本要求。ANSYS半导体工具套件帮助ClariPhy公司成功应对这些挑战,并尽早交付SoC产品,同时无需进行额外的返工。

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The Backbone of the IoT

随着物联网(IoT)的快速发展,预计到2020年,互联设备的数量将从现在的60亿部激增至200亿部,而全球数据流量预计将增加近五倍,到2019年的总量将超过2ZB,创造新的里程碑式的数据。[1] (1ZB等于10亿TB。)ClariPhy的工程师正在利用最先进技术工艺节点交付新一代通信架构,有助于全球网络架构在不降低服务质量的情况下,轻松应对数据流量的迅猛增长。为了使这些最先进的设计满足严苛的性能和质量(可靠性)要求,工程师需要让超大片上系统(SoC)设计内的晶体管电源在各种工作条件下保持整个芯片的稳定可靠。为满足这些规范要求,构建全球电源分配网络(PDN)时必须充分考虑芯片要求(例如电压降、布线资源)、封装要求(例如封装层、解耦)以及PCB要求(例如稳压器模块布局)。

Impact of package on PDN
图中所示为封装对PDN的重要影响。

过去,ClariPhy的工程师能够对芯片上的PDN进行仿真,但却无法准确考虑封装的影响,也无法分析构成封装的部分和组件。当今最先进工艺节点的裕量不断减小,因此,封装所导致的PDN问题使代工厂在制造芯片时不得不进行额外的返工,这可能会让芯片延迟交付一年之久。

现在,ClariPhy的工程师使用ANSYS半导体设计工具套件,对芯片和封装上的电源噪声耦合同时进行建模和分析。现在,他们能够在设计流程的早期阶段做出正确的权衡,从而有效管理芯片和封装级噪声。这样就可能在规定时间内交付大获成功的新产品。

配电网络的设计挑战

每个芯片通常都有最大动态压降,在所有工作模式中,整个电路都必须维持该压降。现代半导体器件不断采用更低的片上电源电压,电路 对于电源噪声也越来越敏感。随着正常功能的裕量减小,电源轨上仅仅只有几毫伏的噪声甚至会决定“逻辑1”和“逻辑0”之分,甚至有可能会破坏数据传输。但是,在电源到达裸片之前,系统中芯片与封装的界面处会出现压降。虽然静态IR降比较重要,但时变型动态压降受无源元件(如封装电感和解耦电容)的影响,因此对后者进行仿真更为重要。每代产品中每平方毫米的晶体管数量翻番,因此,这一小范围区域内的电流量和信号数量也随之加倍。这就导致很难在所有可能的工作条件下为芯片上的每个晶体管提供足够电压,以避免因数位丢失而导致数据传输错误。

Package extraction flow in ANSYS RedHawk-CPA
ANSYS RedHawk-CPA中的封装抽取流程
Chip package metal 1 layer simulation
金属1层
Chip package bumps simulation
凸点
 
在芯片–封装协同仿真中,位于裸片的金属1层上的压降与凸点上的压降十分接近,这表明封装导致了PDN问题。

以前,芯片和封装团队各自为政地开展工作,依靠规范中预先确定的项目决策来指导芯片设计。ClariPhy芯片工程师对芯片上的电压以及所产生的压降进行了仿真。但他们无法准确判断从封装传输到芯片的电压值,大多数情况下,封装的电感效应降低了该电压。这种方法对于以前设计裕量较大的技术工艺来说尚且满足要求,但在最新的产品中无法奏效。新的设计非常错综复杂,如果从代工厂出来的第一个样片存在PDN噪声问题,毋庸置疑,这将耗费一年的时间来修改,会大大降低产品的收益。

“工程师可以更好地了解芯片、封装和PCB之间的复杂相互作用,并在设计周期中尽早解决这些问题。”

芯片与封装的协同仿真

早在几年前,ClariPhy就开始使用ANSYS工具,因为该软件的独特优势在于,可将芯片和封装集成到单个仿真中,以帮助工程师准确确定封装效应下的动态压降,并排除一路追溯到上游电源的PDN噪声问题。工程师利用ANSYS RedHawk芯片封装分析(CPA)来导入封装布局和凸点位置文件,并将芯片上的凸点位置自动连接到布局上的封装引脚。RedHawk-CPA可生成3D有限元模型,用于抽取封装的高分辨率(每凸点)物理RLCk寄生参数。最后分配电压源,同时生成RedHawk中可用的封装模型。

近期的芯片–封装协同仿真显示,金属1层(与芯片相连的最下面的金属层)上的压降与凸点电压图(位于封装与裸片的接口处)非常吻合,这说明大部分压降发生在封装内部。ClariPhy的工程师已在所有10个封装层上的三个不同封装位置添加了探测点。电压探针显示,封装核心上出现了很大的压降。然后,工程师将核心高度减小,重新运行仿真。他们发现,在七个关键域中,有效电感减小了20%至30%。有效电感的减小可改善芯片电源完整性,同时,芯片上的动态电压降也会减小。

Reduction in dynamic voltage drop
在另一项研究中,合并电源域可显著减小动态压降。

在另一个实例中,ClariPhy的工程师对合并电源域的影响进行了评估,这些电源域在芯片以及封装上是孤立的,用来为相邻模块供电。他们在RedHawk-CPA中快速进行编辑,以合并电源域并重新抽取封装模型。经合并后,电源域中的动态压降显著减小。在第三个案例中,ClariPhy的工程师注意到,尽管相同电网架构为所有相同模块的多个例化提供相同电源,但是压降却大相径庭。他们在RedHawk-CPA中对引脚RL图进行了研究,并得出以下结论:封装导致了相同模块中具有不同的压降。接下来,他们在封装中设置探测点,以找出根源。

设计一次性成功

RedHawk-CPA有助于ClariPhy的芯片、封装和系统团队在CL20010 LightSpeed-II? 200G相干光传输解决方案(具有50亿个晶体管和超过2亿个栅极)的整个设计过程中无缝合作。ClariPhy的工程师使用芯片–封装协同分析来发现问题,并在项目过程中为封装团队提供及时的信息,以帮助他们实现必要的编辑。然后,利用这些编辑内容对芯片仿真进行更新,最终减小芯片上封装导致的压降。此外,对这两个相互依赖的组件采取协同设计,能够防止过度设计,并提供以往无法发现的成本削减机会。

Chip-package voltage probes
相同芯片–封装协同仿真的电压探针显示,封装核心出现很大的压降(如箭头所示)。

这款新型芯片在2016年Lightwave创新奖评选中荣获满分5.0分。其中一位评委这样评论道:“这款200G相干SoC[片上系统]是真正的开创性产品,令人拍案叫绝,它将引领整个光通信的新时代。”[2]

正如分析芯片时要充分考虑封装和系统的影响一样,分析系统时也应充分考虑芯片和封装的影响。ClariPhy PCB/系统工程师能够从RedHawk中生成芯片电源模型(CPM),并直接链接到ANSYS SIwave对参考板的PDN进行分析,从而有助于客户使用ClariPhy芯片来设计系统。

芯片研发过程可能长达两年之久,在竞争异常激烈的半导体行业,加快产品上市进程是成功的关键。仅返工就可能要耗费一年时间,而在此过程中,随时有可能与市场重要机遇失之交臂。故障和噪声等问题足可以让研发投资毁于一旦。ANSYS工具有助于进行早期权衡,在制造流程开始之前避免故障和噪声。仿真技术帮助ClariPhy确保一次成功,并避免了成本高昂的返工。

Voltage drop
电压降
Pin RL maps
相同芯片–封装协同仿真的电压探针显示,封装核心出现很大的压降(如箭头所示)。
 
ClariPhy LightSpeed-II
CL20010 LightSpeed-II相干光传输解决方案

使用ANSYS芯片–封装–系统工作流程有助于ClariPhy的工程师更好地了解芯片、封装和PCB之间的复杂相互作用,并在设计周期中尽早解决这些问题,以降低研发成本,从而快速向市场交付更出色的产品。

参考资料
[1] Cisco Visual Networking Index: Forecast and Methodology, 2014-2019 White Paper, www.cisco.com/c/en/us/solutions/collateral/service-provider/ip-ngn-ip-next-generationnetwork/ white_paper_c11-481360.html

[2] ClariPhy LightSpeed-II CL20010 Coherent SoC, www.lightwaveonline.com/ articles/2016-innovation-reviews/clariphy-lightspeed-ii-cl20010-coherent-soc.html

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