7nm チップ設計

10nmや7nmのプロセスノードを用いるシステムオンチップ(SoC)の設計は、InFO-WLP等の先進の2.5D/3Dパッケージ技術を用いることが多くなっています。世界をリードする情報技術調査・アドバイザリー会社であるGartner によれば、次世代の7nm FinFETベースのSoCを設計、試験、製造するには非常に多くのリソースが必要で、チップを市場に投入するのに2億7千万ドルと500人/年ものリソースが必要となります。そのようなチップをInFO-WLPパッケージ内に収めれば、その出力、性能およびフォームファクターをさらに高めることができますが、設計コストが大きく上昇してしまいます。かさんだ設計コストを吸収できる市場はハイエンドの携帯用途や企業向け用途で、これらは本来需要の大きな市場です。

これらの市場での製品の設計者は、エンジニアリングの時間とコストを抑え、最初から的確に動作するシリコンを確保しながら、長期にわたりシームレスにかつ高信頼度で作動する高集積度のデバイスを設計し提供しなければなりません。このためには、従来の縦割りのデザインフローから脱却し、チップ・パッケージ・ボードをまとめてシミュレーションするワークフローと手法への転換が求められます。ANSYS RedHawkとその関連のANSYS半導体シミュレーション製品は、これらのワークフローと手法を取り入れ、最初から的確に動作するシリコンを創ることができます。ANSYS RedHawkとANSYS Totemは、TSMC 7nmプロセスノード規格に対し認証されており、TSMC InFOパッケージの解析をサポートし、先進のFinFETノードの自己加熱解析を行います。

ANSYS HFSS SBR+は、数千波長に渡ってアンテナの相互干渉をモデル化できるため、一段とネットワーク化が進む現代社会で、機器の機能を最適化し、電波干渉を最小化するために使用されています。