静電放電のインテグリティ:SoCのIP

ANSYS PathFinderをご利用いただくと、静電放電(ESD)に対するインテグリティおよびロバスト性に関して、IPおよびフルチップSoC設計を計画、検証、サインオフすることができます。解析はレイアウトおよび回路レベルで行われ、帯電デバイスモデル(CDM)、人体モデル(HBM)、またはその他のESD事象によるチップまたはIP障害を引き起こす可能性のある、設計上の問題を特定し、分離することができます。

PathFinderが提供する機能:

範囲
レイアウトおよび回路レベルの解析によって、帯電デバイスモデル(CDM)、人体モデル(HBM)、またはその他のESD事象に起因し、チップまたはIP障害を引き起こす可能性のある、設計上の問題を特定し、分離することができます。

ファウンドリ認証
PathFinderは、ESDサインオフソリューションとして多数のファウンドリが認証しており、ESD放電経路の相互接続寄生抽出、HBM/CDM ESDシミュレーション、および電流密度チェックがファウンドリ基準に基づいて正確であることが保証されます。

根本原因の検知
PathFinderは、ESD事象につながる可能性のあるレイアウト上の問題を検知するための、レイアウトベースの解析とGUIを提供します。

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Capabilities

  • 包括的範囲:HBM/CDM ESD事象

    PathFinderは、ほとんどのチップ設計に求められる、オンチップESD事象の包括的範囲を提供します。

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  • シリコン相関精度
    先端テクノロジーで電流密度が高くなるほど、ESDの問題が発生しやすくなります。PathFinderが提供する正確なESD解析によって、サインオフ前に、最初のシリコンチップから成功が保証されます。 Learn More
  • レイアウトベースの解析と根本原因検知

    PathFinderの広範なGUIベースデバッグ環境によって、レイアウトの問題を迅速に特定し、what-if 解析を実行することができます。

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  • 単一パスシミュレーションと結果解析

    PathFinderに統合されたデータモデル化、抽出、およびシミュレーションエンジンによって、ESDを検証するエンドツーエンドのソリューションが得られます。

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  • 容量と性能

    PathFinderでは、分散コンピューティングによって、1回の解析で数百のドメインを同時に処理できるため、ターンアラウンドが短くなります。

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  • SoCレベルESDインテグリティのライブラリ

    PathFinderによって、標準セルからSoCレベルの設計までのESD問題に対処できるだけの範囲、正確性、容量、および性能が得られます。

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