7nm芯片设计

设计10nm和7nm工艺节点的片上系统(SoC)时,工程师经常使用InFO-WLP等先进的2.5D/3D封装技术。信息技术研究与咨询行业的领先公司 Gartner指出,设计、测试和制造新一代7nm FinFET的SoC需要大量资源:多达2.7亿美元和500人年的工作才能将一颗芯片推向市场。为了进一步改善功耗、性能和尺寸,您可以将这类芯片放在InFO-WLP封装内,但是设计成本也会随之提高。高端移动和企业应用市场能够支撑起这种设计成本,但他们同时要求也很严苛。

作为这类市场中的设计人员,您设计和交付的高度集成型器件必须能够确保长时间可靠运行,同时还要减少工程时间和成本,确保芯片“一次性成功”。这就要求摒弃传统的壁垒高筑的设计流程,改用芯片-封装-电路板协同仿真工作流程和方法。ANSYS Redhawk和相关的ANSYS半导体仿真产品集成了这些工作流程与方法,可帮助用户每次都能实现芯片的一次性成功。ANSYS RedHawk和ANSYS Totem通过了TSMC 7nm工艺节点标准的认证,支持TSMC InFO封装分析,并可执行高级FinFET节点的自发热分析。 

多位多高度的单位支持