ANSYS PathFinder

정전기 방전 무결성: IP level의 design에서부터 큰 SoC level의 design까지 Full Coverage

PathFinder는 IP 및 SoC 전체 칩 설계를 위한 정전기 방전(ESD) 견고성 및 무결성에 목표를 둔 계획, 검증 및 사인 오프 솔루션입니다. 이 분석은 레이아웃 및 회로 수준에서 수행되어 CDM, HBM 또는 기타 ESD 이벤트로 인해 칩 또는 IP의 정전기 불량을 일으킬 수 있는 설계 문제를 식별하고 격리하는 데 도움이 됩니다.

PathFinder는 다음과 같은 혜택을 제공합니다.

커버리지
레이아웃 및 회로 수준 분석을 통해 CDM, HBM 또는 기타 ESD 이벤트로 인해 Chip 또는 IP 불량을 일으킬 수 있는 설계 문제를 식별하고 격리할 수 있습니다.

파운드리 인증
PathFinder는 다수의 파운드리가 ESD 사인 오프 솔루션으로 인증한 제품으로, 파운드리 표준에 따른 상호연결의 파라시틱 추출, HBM/CDM ESD 시뮬레이션 및 ESD 방전 경로의 전류 밀도 검사의 정확성을 보장합니다.

근본 원인 탐지
PathFinder는 ESD 이벤트로 인해 발생할 수 있는 레이아웃 상의 문제를 찾아내서 레이아웃 기반 분석 및 GUI를 제공합니다.

Capabilities

폭 넓은 커버리지 HBM/CDM ESD 이벤트

PathFinder는 대부분의 칩 설계에서 요구되는 온칩 ESD 이벤트에 대한 종합적인 커버리지를 제공합니다.

Silicon-Correlated Accuracy

최신의 반도체 공정에서 전류 밀도가 높아지면서 더 많은 ESD 문제가 발생합니다. PathFinder는 사인 오프 전에 정확한 ESD 분석을 제공함으로써 초기 실리콘의 ESD 성공을 보장합니다.

레이아웃 기반 분석 및 근본 원인 탐지

PathFinder의 광범위한 GUI 기반 디버깅 환경은 레이아웃 문제를 신속하게 파악하고 what-if 분석을 수행하는 데 도움이 됩니다.

단일 단계 시뮬레이션 및 결과 분석

PathFinder의 통합 데이터 모델링, 추출 및 시뮬레이션 엔진은 ESD 검증을 위한 엔드 투 엔드 솔루션을 제공합니다.

용량 및 성능

PathFinder는 분산 컴퓨팅을 통해 한 번의 분석으로 수백 개의 도메인을 동시에 처리하여 처리 시간을 단축할 수 있습니다.

SoC 레벨 ESD 무결성에 대한 라이브러리

커버리지, 정확성, 용량 및 성능을 제공합니다.