7nm Chip Design

10nm 및 7nm 공정 노드를 사용하는 SoC(System-on-Chip) 설계에서는 InFO-WLP 같은 고급 2.5D/3D 패키징 기술을 사용하는 경우가 많습니다. 선도적인 IT 조사 및 자문 기업인 Gartner에 따르면, 차세대 7nm FinFET 기반 SoC의 설계, 테스트 및 제조에는 막대한 자원이 필요합니다. 즉, 이러한 칩을 시장에 출시하려면 2억7천만 달러 상당의 비용과 500인년이 필요합니다(인년: 한 사람이 1년에 하는 작업량). 전력, 성능 및 폼 팩터를 더욱 향상시키려면 이러한 칩을 InFO-WLP 패키지로 캡슐화해야 하지만 설계 비용이 증가한다는 단점이 있습니다. 이러한 설계 비용을 감당할 수 있는 최상의 시장은 하이엔드 모바일 및 엔터프라이즈 응용 분야이지만, 이 시장은 본질적으로 매우 까다로운 시장입니다.

이러한 시장의 설계자는 오랜 기간 원활하고 안정적으로 작동하는 고집적 장치를 설계하고 공급해야 하지만, 그와 동시에 엔지니어링 시간과 비용을 최소화하고 "첫" 생산품부터 작동하는 반도체를 만들어야 합니다. 이를 위해서는 전통적인 사일로 기반 설계 흐름에서 칩-패키지-보드의 동시 시뮬레이션 워크플로 및 방법론으로 전환해야 합니다. ANSYS Redhawk 및 관련 ANSYS 반도체 시뮬레이션 제품에는 항상 첫 생산품부터 작동하는 반도체를 만들 수 있도록 이러한 워크플로와 방법론이 통합되어 있습니다. ANSYS RedHawk 및 ANSYS Totem은 TSMC 7nm 공정 노드 표준에 대한 인증을 받았으며 TSMC InFO 패키징의 해석을 지원하고 첨단 FinFET 노드에 대한 자체 열 해석을 수행할 수 있습니다.

ANSYS HFSS SBR+는 수천 개의 파장에 대해 안테나 상호 작용을 모델링하여 점점 더 복잡하게 연결되는 세상에서 기능을 최적화하고 간섭을 최소화합니다.